La carte clock a deux sorties identiques, chaque sortie comprenant deux composants LVDS identiques:
*LVDS-1 qui distribue l'horloge
*LVDS-2 qui distribue la donnée (numéro de cycle par exemple).

Quand LVDS-1 est en défaut, on a le message suivant à la connexion des capteurs:
* BAD FPGA INIT STATUS , ERROR INITIALIZING COORDINATES
* puis des messages d'erreur HIGH VOLTAGE qui sont en fait des dérivées d'une erreur sur la clock

Quand LVDS-2 est en défaut:
* les capteurs s'enregistrent bien, mais le numéro de cycle n'est pas transmis (il vaut 0 si on lance une acquisition par exemple).
* C'est ce dernier cas que l'on a eu au Mont-Terri en avril 2013.

Sur 4 cartes clock testées (donc 8 sorties) seules 2 sorties étaient valides !

Ce qui grille les composants c'est une trop grande ddp à l'entrée (la spécification est de 1V max). Cette limite est dépassée lorsque les niveaux de référence entre la camerop et la carte clock sont trop différents. En principe ce défaut est compensé par l'utilisation de câbles RJ45 blindés (connecteurs métallisés, norme FTP 5e au minimum), puisque ceux-ci ramènent les niveaux de référence à des valeurs proches.

'''Il est essentiel d'avoir des câbles blindés sur l'ensemble de la chaîne d'horloge'''

Et c'est justement ce qui a changé quand je suis passé à la control box: les câbles de clock sont des câbles non blindés et la ddp induite par l'utilisation de deux alims devaient trop importantes. J'ai pu simuler exactement le problème en prenant deux alims différentes (une pour la camerop, l'autre pour la clock). Les ddp entre les deux références de signal (côté camerop et côté clock) sont allées jusqu'à 1.6V. Et la sortie clock qui marchait s'est mise à déconner.

Comme toutes nos alims sont plus ou moins flottantes, on s'expose à revivre ça de manière récurrente. Il faut donc blinder tous les câbles clock:
- à l'intérieur des matrices (ainsi que le câble data tant qu'on y est) ;
- dans les control box (dans celle du Mont-Terri c'est le cas de la sortie qui est utilisée actuellement)
- entre les matrices
Les connecteurs étanches reprennent la masse, donc c'est bon à ce niveau-là. C'est instructif aussi de mesurer la ddp entre deux connecteurs de clock à chaque extrémité de la chaîne.

Du coup j'entreprends un déverminage complet des plans 9, 10 et 12 (ex. Gwada) qui a déjà mis à jour un autre défaut sur une des prises étanches du plan 9. Je répare les cartes clock en défaut également pour pouvoir alimenter les futurs télescopes. Il serait prudent de prévoir des références (masse par exemple) dans la control box, et d'y connecter les points zéro de nos alims.